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Memorias
Organización del Computador 1Memorias
Dr. Ing. Marcelo Risk
Departamento de ComputaciónFacultad de Ciencias Exactas y Naturales
Universidad de Buenos Aires
Octubre 2009
Dr. Ing. Marcelo Risk Organización del Computador 1 Memorias
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Jerarquía de las memorias
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Jerarquía de memorias en un Pentium
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Métricas de las memorias
Capacidad de almacenamiento: en bytes o múltiplos (kB, MB,TB)
Tiempo de acceso: en segundos o submúltiplos (ns, ms)
Velocidad de transferencia de datos: en bytes/seg o múltiplos
Consumo de energía: en Watts
Tamaño físico: en cm3
Costo total y costo por MB: en $ y $/MB
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Tipos y tecnología de memorias
Memorias ROM
Memorias RAM
RAM estáticas vs dinámicas
RAM volátiles vs no volátiles
Memorias DRAM
Memorias PROM, EPROM y EEPROM
Memorias FLASH
Memorias CACHÉ
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Tecnología de Integración Actual
Imágenes obtenidas con TEM (Transmission Electron Microscope)de una cepa del virus de la gripe, y de un transistor construído conla tecnología de 65 nm utilizada desde el año 2005 en el ProcesadorPentium IV y posteriores.
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Tecnología de memorias: RAM Dinámica
Buffer
Bit de datos de salida al bus
CASRAS
Cd
Transistor
Figura: Diagrama de un bit elemental de DRAM (Dynamic RAM)
Almacena la información como una carga en una capacidad espuria de untransistor.
Una celda (un bit) se implementa con un solo transistor ? máxima capacidadde almacenamiento por chip.
Ese transistor consume mínima energía ? Muy bajo consumo.
Al leer el bit, se descarga la capacidad ? necesita regenerar la carga ?aumenta entonces el tiempo de acceso de la celda.
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Tecnología de memorias: RAM Estática
1 3 4 6
52
Línea de Bit Línea de Bit
Selección
Almacena la información en un biestable.
Una celda (un bit) se compone de seis transistores ? menor capacidad de
almacenamiento por chip.
3 transistores consumen energía máxima en forma permanente y los otros 3
consumen mínima energía ? Mayor consumo.
La lectura es directa y no destructiva ? tiempo de acceso muy bajo.
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Estructura de Bus clásica
Procesador
Bus decontrol
E/S delSistema
Memoria delSistema
Bufferde datos
Buffer deaddress
BUS DEL SISTEMA
CO
NTR
OL
DAT
OS
AD
DR
ESS
Bus Local delProcesador
Desde fines de los años 80, los
procesadores desarrollaban
velocidades muy superiores a
los tiempos de acceso a
memoria.
En este escenario, el procesador
necesita generar wait states para
esperar que la memoria esté
lista (READY) para el acceso.
Tiene sentido lograr altos clocks
en los procesadores si no puede
aprovecharlos por tener que
esperar (wait) a la memoria?
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Crecimiento de la velocidad de clock de las CPU versusmemoria
1100
1000
900
800
700
600
500
400
300
200
100
Pentium III1 GHz
Pentium II400 MHz
486 DX4100 MHz
386 DX433 MHz
Memorias
89 90 91 92 93 94 95 96 97 98 99 00
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Memorias dinámicas vs estáticas
RAM dinámica (DRAM)Consumo mínimo.
Capacidad de almacenamiento comparativamente alta.
Costo por bit bajo.
Tiempo de acceso alto (lento), debido al circuito deregeneración de carga.
Si construímos el banco de memoria utilizando RAM dinámica,no aprovechamos la velocidad del procesador.
RAM estática (SRAM)Alto consumo relativo.
Capacidad de almacenamiento comparativamente baja.
Costo por bit alto.
Tiempo de acceso bajo (es mas rápida).
Si construímos el banco de memoria utilizando RAM estática,el costo y el consumo de la computadora son altos.
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Memorias cache
Se trata de un banco de SRAM de muy alta velocidad, quecontiene una copia de los datos e instrucciones que están enmemoria principal.
El arte consiste en que esta copia esté disponible justo cuandoel procesador la necesita, permitiéndole acceder a esos ítemssin recurrir a wait states.
Combinada con una gran cantidad de memoria DRAM, paraalmacenar el resto de códigos y datos, resuelve el problemamediante una solución de compromiso típica.
Requiere de hardware adicional que asegure que este pequeñobanco de memoria cache contenga los datos e instruccionesmás frecuentemente utilizados por el procesador.
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Ejemplo memoria OTP EPROM
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Ejemplo memoria OTP EPROM
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Diagrama de tiempos de la EPROM
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Características físicas de la EPROM
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Ejemplo EEPROM
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Ejemplo EEPROM
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Ejemplo memoria FLASH
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Ejemplo memoria SRAM
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Ejemplo memoria SRAM
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Ejemplo memoria SRAM
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Ejemplo memoria SRAM
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Ejercicio
Dado un espacio de memoria de 64 K x 8 bits, y el siguientemapa de memoria, diseñar el circuito lógico de selección.
Mapa de memoria:0000 a 2000 hex => EPROM2000 a 8000 hex => RAM8000 a FFFF hex => FLASH
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